สาขาวิศวกรรมและเทคโนโลยี

ET03: การสร้างฮิสโตแกรมความสูงสัญญาณพัลส์นิวเคลียร์ในหน่วยความจำ ด้วยชิพ FPGA สำหรับอุปกรณ์วิเคราะห์ความสูงพัลส์แบบหลายช่อง

* กมลทิพย์ พลอยกระจ่าง เดโช ทองอร่าม และ สุวิทย์ ปุณณชัยยะ
ภาควิชานิวเคลียร์เทคโนโลยี คณะวิศวกรรมศาสตร์ จุฬาลงกรณ์มหาวิทยาลัย
โทรศัพท์ 0 22 18 6772 โทรสาร 0 2218 6789 E-Mail: jk_jacky@yahoo.com

บทคัดย่อ

บทความนี้นำเสนอการสร้างฮิสโตแกรมความสูงสัญญาณพัลส์นิวเคลียร์ในหน่วยความจำด้วยชิพ FPGA (Field Programmable Gate Array) สำหรับอุปกรณ์วิเคราะห์ความสูงพัลส์แบบหลายช่อง ชนิดเวลาการแปลงผันสัญญาณคงที่ขนาด 4096 ช่องวิเคราะห์ เพื่อช่วยลดค่าเดดไทม์ที่เกิดจากการประมวลผลของระบบ อีกทั้งยังช่วยลดขนาดความซับซ้อนและ สัญญาณรบกวนของแผ่นพิมพ์วงจรลงได้ โดยออกแบบวงจรที่สำคัญคือ วงจรสร้างฮิสโตแกรมความสูงสัญญาณพัลส์ วงจรหน่วยความจำแบบพอร์ตคู่ และวงจรสร้างสัญญาณลอจิกควบคุม ทั้งหมดไว้ภายในชิพด้วยวิธีการเขียนผังวงจร โดยใช้โปรแกรม Quartus II ซึ่งผลการจำลองการสร้างฮิสโตแกรม ความสูงสัญญาณพัลส์แบบไดอะแกรม เวลาที่สัญญาณ นาฬิกาหลัก 20 MHz พบว่าในการประมวลผลของการสร้างฮิสโตแกรมความสูงสัญญาณพัลส์ของข้อมูลจากเอดีซีใช้เวลา เพียง 150 ns ต่อ 1 รอบการทำงาน และในการอ่านข้อมูลฮิสโตแกรมความสูงสัญญาณพัลส์ออกจากหน่วยความจำใน 1 แอดเดรส ใช้เวลาต่ำสุด 50 ns

คำสำคัญ : FPGA ฮิสโตแกรมความสูงพัลส์ อุปกรณ์วิเคราะห์แบบหลายช่อง แกมมาสเปกโตรมิเตอร์

ET03: FPGA Implementation of Pulse Height Histogram Memory for a Multi-channel Pulse Height Analyzer

*Kamontip Ploykrachang, Decho Thong-Arom and Suvit Punnachaiya
Department of Nuclear Technology, Faculty of Engineering, Chulalongkorn University
Phone: 0 2218 6772, FAX: 0 2218 6789, E-Mail: jk_jacky@yahoo.com

Abstract

This paper presents FPGA (Field Programmable Gate Array) implementation of pulse height histogram memory for a multi-channel pulse height analyzer, 4096 channels fixed conversion time type, to reduce the processing dead time. Furthermore, the FPGA could reduce size, complexity and noise on printed circuit board. A FPGA chip includes the following main circuits: pulse height histogram, dual port RAM and control logic. All circuits were designed by using schematic diagram via Quartus II. The time simulation pulse height histogram at 20 MHz was found that one cycle of histogram processing time acquired from the ADC was 150 ns and minimum read out time of single histogram memory address was 50 ns.

Keywords: FPGA, MCA, Histogram Memory, Gamma Spectrometer